集成有10位ADC的增強型視頻解碼器ADV7183及其應用

集成有10位ADC的增強型視頻解碼器ADV7183及其應用

　　摘要：ADV7183是美國模擬器件公司（ADI）推出的集成了10位ADC的增強型視頻解碼器。它內含兩個10-bit精確模數轉換器(ADCs)和完整的自動增益控制(AGC)電路，可廣泛用于放映機、數字電視、DVD錄像機和游戲機等許多系統中。文中詳細介紹了它的結構特點、引腳功能和工作原理，給出了它的典型應用電路。
　　關鍵詞：視頻解碼器；行鎖定系統時鐘(LLC)；模數轉換器(ADC)；ADV7183
　　
　�。备攀�
　　
　�。粒模郑罚保福呈且环N綜合視頻解碼器。它能夠自動將一種兼容國際標準ＮＴＳＣ或ＰＡＬ的模擬視頻基帶信號轉換成另一種兼容１６位／８位ＣＣＩＲ６０１／ＣＣＩＲ６５６的ＹＣｒＣｂ型４:２:２或４:１:１視頻數據。其靈活的數字式輸出接口能夠在基于緩存器結構和行鎖時鐘的系統中完成視頻解碼和轉換功能，這使得ＡＤＶ７１８３可以廣泛應用于放映機、數字電視、ＤＶＤ錄像機和游戲機等許多系統。ＡＤＶ７１８３的主要特點如下：
　　
　　●內部帶有行鎖定系統時鐘（ＬＬＣ）和自適應數字線長跟蹤（ＡＤＬＬＴ）電路，可以提供雙重視頻鎖定功能；
　　
　　●具有三行色度梳狀濾波器；
　　
　　●具有實時時鐘和信息輸出功能；
　　
　　●具有完整的ＡＧＣ和箝位控制功能，可對色度、亮度、飽和度和對比度進行編程視頻調節；
　　
　　●有６個模擬視頻輸入信道；
　　
　　●可設置為二線連續雙向端口模式，并與Ｉ２Ｃ兼容?
　　
　　●可自動進行ＮＴＳＣ或ＰＡＬ檢測；
　　
　　●帶有不同模式的視頻輸入和１６－ｂｉｔ寬度總線數字輸出；
　　
　　●輸入峰峰值為０．５Ｖ～２Ｖ。
　　
　　圖1
　　
　�。惨�腳功能
　　
　�。粒模郑罚保福车囊�腳排列如圖１（頂視圖）所示。它采用８０－ＬＱＦＰ封裝。各引腳定義如下：
　　
　�。ǎ郑樱�ＶＡＣＴＩＶＥ）１腳：雙重功能復用管腳,當(ＯＭ＿ＳＥＬ[１:０]＝０,０)時?該腳輸出對應于ＹＵＶ像素數據的垂直同步信號ＶＳ;而當(ＯＭ＿ＳＥＬ[１:０]＝１,０ｏｒ０,１)時，ＶＡＣＴＩＶＥ是一個在視頻場有效期間內的有效信號。
　　
　�。ǎ龋樱�ＨＡＣＴＩＶＥ）２腳：雙重功能管腳（當（ＯＭ＿ＳＥＬ[１：０]＝０，０）時，輸出為一個可編程的行同步信號ＨＳ；而當（ＯＭ＿ＳＥＬ[１：０]＝１，０ｏｒ０，１），ＨＡＣＴＩＶＥ是一個在視頻行有效期間的有效信號。
　　
　�。ǎ模郑樱樱桑希�３，１４腳：數字輸入／輸出接地端。
　　
　�。ǎ模郑模模桑希�４，１５腳：數字輸入／輸出電源端?３．３Ｖ?。
　　
　�。ǎ校保怠�Ｐ０）５～８，１９～２４，３２，３３，７３～７６腳：視頻像素輸出口，其中包括８ｂｉｔ亮度信號Ｙ（Ｐ１５～Ｐ８）和８ｂｉｔ色差信號Ｃｂ和Ｃｒ（Ｐ７～Ｐ０）。
　　
　�。ǎ模郑樱樱薄�３）９，３１，７１腳：數字電源地。
　　
　�。ǎ模郑模模薄�３）１０，３０，７２腳：數字電源引腳（３.３Ｖ）。
　　
　�。ǎ粒疲疲�１１腳：幾乎全滿標志。當ＦＩＦＯ達到用戶設定的幾乎全滿的邊緣時,該腳為ＦＩＦＯ控制信號指示標記。
　　
　�。ǎ茫蹋耍桑危�１６腳：異步ＦＩＦＯ時鐘。
　　
　�。ǎ蹋蹋茫遥牛疲�２５腳：時鐘參考輸出。
　　
　�。ǎ牵校蟍３:０]）１７,１８,３４,３５腳：由Ｉ２Ｃ控制的通用目的輸出。
　　
　�。ǎ蹋蹋茫玻�２６腳：行鎖定系統時鐘輸出的二分頻(１３．５ＭＨｚ)。
　　
　　圖2
　　
　�。ǎ蹋蹋茫保�ＰＣＬＫ）２７腳：雙重功能復用管腳?行鎖定系統時鐘輸出或２０～３５ＭＨｚ的ＦＩＦＯ輸出時鐘。
　　
　�。ǎ兀裕粒蹋保�２８腳：晶體振蕩器的第二管腳，如果使用了外部時鐘源，則該管腳可以不連。
　　
　�。ǎ兀裕粒蹋�２９腳：２７ＭＨｚ晶體振蕩器輸入管腳或連接外部晶體振蕩器的輸入(與ＣＭＯＳ電平兼容)。
　　
　　(ＰＷＲＤＮ)３６腳：低功率使能。
　　
　　(ＥＬＰＦ)３７腳：該管腳主要用于ＬＬＣ鎖相環所必需的外部環路濾波器。
　　
　　(ＰＶＤＤ)３８腳：電源。
　　
　　(ＰＶＳＳ)３９腳：地。
　　
　　
　　
　　
　　(ＡＶＳＳ)４０,４７,５３,５６,６３腳：模擬電源地。
　　
　　(ＡＶＳＳ１～６)４１,４３,４５,５７,５９,６１腳：模擬輸入信道。如果選擇了單終端模式，則接地?當選擇了不同的模式，則直接與ＲＥＦＯＵＴ相連。
　　
　�。ǎ粒郑模模�５０腳：模擬電源引腳(５Ｖ)。
　　
　�。ǎ茫粒校伲保�２）４８,４９腳：ＡＤＣ電容網絡。
　　
　�。ǎ樱模粒裕粒�６７腳：ＭＰＵ口串行數據輸入／輸出。
　　
　�。ǎ遥牛疲希眨裕�５１腳：內部參考電壓輸出。
　　
　�。ǎ茫停蹋�５２腳：ＡＤＣ公共模式。
　　
　�。ǎ樱茫蹋耍�６８腳：ＭＰＵ口串行時鐘輸入接口。
　　
　�。ǎ茫粒校茫薄�２）５４,５５腳：ＡＤＣ電容網絡。
　　
　�。ǎ粒蹋樱拢�６６腳：ＴＴＬ地址輸入。
　　
　�。ǎ桑樱希�６５腳：輸入超出開關。
　　
　�。ǎ粒桑危薄�６）４２,４４,４６,５８,６０,６２腳：模擬視頻輸入信道。
　　
　�。ǎ郑遥牛疲�ＶＲＥＳＥＴ）６９腳：ＶＲＥＦ標志著下一場的開始;ＶＲＥＳＥＴ標志著新場的開始。
　　
　�。ǎ龋遥牛疲�ＨＲＥＳＥＴ）７０腳：ＨＲＥＦ標志著新視頻行的開始;ＨＲＥＳＥＴ標志著新行的開始。
　　
　�。ǎ遥模�７７腳：異步ＦＩＦＯ讀使能信號。
　　
　�。ǎ遥牛樱牛裕�６４腳：系統輸入重新設置。
　　
　�。ǎ模郑�７８腳：數據有效輸出信號。
　　
　�。ǎ希牛�７９腳：輸出使能控制端口。
　　
　�。ǎ疲桑牛蹋模�８０腳：奇／偶場輸出信號。
　　
　�。彻ぷ髟�理
　　
　�。粒模郑罚保福硟炔吭�理及功能框圖如圖２所示，下面介紹其工作原理。
　　
　�。常�１模擬信號輸入
　　
　�。粒模郑罚保福秤校秱�模擬視頻輸入信道，這６個信道用不同的配置可以支持６個ＣＶＢＳ輸入信號、３個Ｓ－ｖｉｄｅｏ輸入信號和２個ＹＣｒＣｂ構成的模擬視頻輸入信號。通過ＩＮＳＥＬ可控制輸入的類型和信道的選擇。模擬信號輸入前端包括三個用于直流恢復的箝位電路。ＡＤＣ前有三個取樣保持放大器，可在ＹＣｒＣｂ輸入模式時保證取樣值同時到達三個信道。兩個１０－ｂｉｔＡＤＣｓ用來取樣。為了盡可能高質量的捕獲視頻信號，整個模擬信號輸入前端存在著很大的差異。
　　
　�。常�２同步像素輸出接口
　　
　�。粒模郑罚保福持С秩�種輸出接口模式：兼容ＬＬＣ的同步像素接口、ＣＡＰＩ接口和ＳＣＡＰＩ接口。設定為同步像素接口模式時，像素和控制數據的輸出與ＬＬＣ１(８－ｂｉｔ模式)或ＬＬＣ２(１６－ｂｉｔ模式)同步。這種模式時的場消隱、行消隱和列消隱的控制和定時信息編碼與控制碼相同。設定為ＣＡＰＩ接口或ＳＣＡＰＩ接口模式時，只有激活的像素數據輸出才與異步先進先出時鐘(ＣＬＫＩ)同步。像素一般通過一個５１２像素深、２０比特寬的ＦＩＦＯ容器輸出，ＨＡＣＴＩＶＥ和ＶＡＣＴＩＶＥ輸出一般要使用相互獨立的引腳。ＣＡＰＩ接口和ＳＣＡＰＩ的接口模式數據一直是１６－ｂｉｔ，所以，當輸出接口需要８－ｂｉｔ或１０－ｂｉｔ時，一般不能采用這種接口模式。ＡＤＶ７１８３的默認模式為兼容ＬＬＣ的８－ｂｉｔＣＣＩＲ６５６４:２:２。
　　
　　圖4
　　
　�。常�３控制和像素接口ＦＩＦＯ模式
　　
　　圖３所示是ＡＤＶ７１８３的控制和像素ＦＩＦＯ接口模式時序，當ＡＤＶ７１８３工作在此模式時，產生的像素數據將在５１２像素深的ＦＩＦＯ容器中緩存。只有激活的視頻像素和控制碼才被寫入ＦＩＦＯ，其余的則全部丟棄。這種模式時，ＣＬＫＩＮ必須比移入ＦＩＦＯ的有效數據率要快，否則ＦＩＦＯ就會溢出。當ＡＤＶ７１８３工作在ＳＣＡＰＩ接口模式時，可利用ＤＶ(ｄａｔａｖａｌｉｄ)到ＲＤ(ｒｅａｄｅｎａｂｌｅ)的反饋系統來保證ＦＩＦＯ不溢出。而當ＦＩＦＯ達到ＡＦＦ(ａｌｍｏｓｔｆｕｌｌｆｌａｇ)時，ＤＶ馬上升高并一直保持ＦＩＦＯ為ＡＥＦ(ａｌｍｏｓｔｅｍｐｔｙｆｌａｇ)。使用此模式時，輸出像素的數據情況可由ＤＶ和ＱＣＬＫ指示器來決定。
　　
　�。吹湫蛻�用
　　
　　圖４是ＡＤＶ７１８３的一個典型應用電路。其中電路的供電電壓ＶＡＡ應選為７Ｖ，ＶＤＤ應選為４Ｖ，數字輸入引腳電壓應為ＧＮＤ－０．５Ｖ到ＶＡＡ＋０．５Ｖ，模擬輸出電壓應為ＧＮＤ－０．５Ｖ到ＶＡＡ。該電路可工作在０～７０℃的溫度范圍內。另外還需注意:ＡＤＶ７１８３是ＥＳＤ(ｅｌｅｃｔｒｏｓｔａｔｉｃｄｉｓｃｈａｒｇｅ)?敏感設備。盡管ＡＤＶ７１８３本身帶有ＥＳＤ保護電路，但受到高強度靜電放電的持續損害時，ＡＤＶ７１８３會造成性能衰退和功能下降，因此?有必要采取適當的ＥＳＤ防護措施。
　　
　　
　　
　　
　　
　　
　　

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